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Note for Advanced Computer Architecture - ACA by ranjit patnaik

  • Advanced Computer Architecture - ACA
  • Note
  • Biju Patnaik University of Technology BPUT - BPUT
  • Computer Science Engineering
  • B.Tech
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Ranjit Patnaik
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Advanced Computer Architecture Ranjit Patnaik, Assistant Professor Department Of Computer Science and Engineering, Gandhi Institute of Engineering and Technology, GUNUPUR July 26,2017

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Contents Microprocessor 1 1 Microprocessor 1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 1.2 How does a Microprocessor Work? . . . . . . . . . . . . . 1.3 A microprocessor can be classified into three categories : 1.3.1 RISC Processors . . . . . . . . . . . . . . . . . . 1.3.2 CISC Processor . . . . . . . . . . . . . . . . . . . 1.3.3 Special Processors . . . . . . . . . . . . . . . . . . 1.4 Microcontroller . . . . . . . . . . . . . . . . . . . . . . . 1.4.1 Applications of Microcontrollers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 1 2 3 4 4 5 5 2 Parallelism and Pipelining 2.1 Parallelism . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2 Categories of Parallesim . . . . . . . . . . . . . . . . . . . 2.2.1 Multiplicity of functional units . . . . . . . . . . . 2.2.2 Parallelism and pipelining within the CPU . . . . . 2.2.3 Overlapped CPU and I/O operations . . . . . . . . 2.2.4 Use of hierarchical memory system . . . . . . . . . 2.2.5 Balancing of Subsystem Bandwidth . . . . . . . . . 2.2.6 Multiprogramming and Time-Sharing . . . . . . . . 2.3 Pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3.1 Pipeline Performance . . . . . . . . . . . . . . . . . 2.4 Problems and Solution related to Performance in Pipeline . 2.5 Arithmetic Pipeline . . . . . . . . . . . . . . . . . . . . . . 2.6 Instruction Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 7 7 8 8 9 9 10 11 11 14 15 16 18 . . . . . . . . . . 21 21 22 23 24 25 25 28 28 28 35 3 Pipeline Hazards 3.1 Introduction . . . . . . . . . . . . . . . . . . 3.2 Data Hazard . . . . . . . . . . . . . . . . . . 3.2.1 Pipeline Datapath . . . . . . . . . . 3.3 Handling the Data Hazard . . . . . . . . . . 3.4 Instruction Hazard / Control Hazard . . . . 3.4.1 Unconditional Branches . . . . . . . 3.4.2 Instruction Queuing and Prefetching 3.5 Conditional Branch and Branch Prediction . 3.5.1 Handling the Conditional Branch . . 3.6 Structural Hazard . . . . . . . . . . . . . . . i . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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ii CONTENTS 3.6.1 It can be generated by: . . . . . . . . . . . . . . . . 3.7 Superscalar Architecture and Super Pipelined Architecture 3.7.1 Superscalar Operation . . . . . . . . . . . . . . . . 3.8 VLIW Architecture . . . . . . . . . . . . . . . . . . . . . . 3.9 SPARC Architecture . . . . . . . . . . . . . . . . . . . . . 3.10 UltraSPARC II Architecture . . . . . . . . . . . . . . . . . 3.11 ARM processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 Basic Multiprocessor Architecture 4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.1.1 Multiplicity of instruction streams and data streams : 4.1.2 Serial Versus Parallel Processing . . . . . . . . . . . . 4.1.3 Parallelism Versus Pipelining . . . . . . . . . . . . . 4.2 Array Processor . . . . . . . . . . . . . . . . . . . . . . . . . 4.2.1 Masking and Data-Routing Mechanism . . . . . . . . 4.2.2 Example . . . . . . . . . . . . . . . . . . . . . . . . . 4.3 Vector Processor . . . . . . . . . . . . . . . . . . . . . . . . 4.4 Different Types of Array/SIMD Processors . . . . . . . . . . 4.4.1 The ILLIAC-IV System Architecture . . . . . . . . . 4.4.2 The BSP System Architecture . . . . . . . . . . . . . 4.5 The Structure of General-Purpose Multiprocessor. . . . . . . 4.5.1 Uniform Memory Access (UMA) . . . . . . . . . . . . 4.5.2 Non-Uniform Memory Access (NUMA) . . . . . . . . 4.5.3 Distributed Memory System . . . . . . . . . . . . . . 4.5.4 Loosely Coupled Multiprocessors . . . . . . . . . . . 5 Interconnection Networks 5.1 Inter-PE Communication . . . . . . . . . . . . . . . . 5.1.1 Operation modes . . . . . . . . . . . . . . . . 5.1.2 Control Strategies . . . . . . . . . . . . . . . . 5.1.3 Switching Methodology . . . . . . . . . . . . . 5.1.4 Network Topology . . . . . . . . . . . . . . . 5.2 SIMD INTERCONNECTION NETWORKS . . . . . 5.3 Static Versus Dynamic Networks . . . . . . . . . . . 5.3.1 Static Networks . . . . . . . . . . . . . . . . . 5.3.2 Dynamic Networks . . . . . . . . . . . . . . . 5.4 Mesh-Connected Illiac Network . . . . . . . . . . . . 5.5 Cube Interconnection Networks . . . . . . . . . . . . 5.6 Barrel Shifter and Data Manipulator . . . . . . . . . 5.7 Shuffle-Exchange and Omega Networks . . . . . . . . 5.8 Parallel Algorithms for Parallel Processors . . . . . . 5.8.1 SIMD Matrix Multiplication . . . . . . . . . . 5.9 Application of Illiac-IV machine in Parallel Algorithm 5.10 Masking Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 36 36 38 39 39 41 . . . . . . . . . . . . . . . . 45 45 45 47 48 50 50 52 53 53 53 55 58 60 60 60 60 . . . . . . . . . . . . . . . . . 63 63 63 63 64 64 64 64 65 65 69 73 73 77 79 79 81 81

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CONTENTS iii 6 Memory Technology 6.1 Basic Concepts . . . . . . . . . . . . . 6.2 CACHE MEMORIES: . . . . . . . . . 6.3 MAPPING FUNCTION: . . . . . . . . 6.4 Problem: . . . . . . . . . . . . . . . . . 6.5 REPLACEMENT ALGORITHM: . . . 6.6 PERFORMANCE CONSIDERATION: 6.6.1 Memory Interleaving: . . . . . . 6.6.2 Problem: . . . . . . . . . . . . . 6.6.3 Solution: . . . . . . . . . . . . . 6.7 HIT RATE AND MISS PENALTY: . . 6.8 VIRTUAL MEMORIES: . . . . . . . . 6.9 Address Translation: . . . . . . . . . . 7 The 7.1 7.2 7.3 . . . . . . . . . . . . 85 85 86 87 89 89 90 90 91 91 91 92 92 I/O Subsystem INPUT-OUTPUT SUBSYSTEMS . . . . . . . . . . . . . . . . . . . . . . Characteristics of I/O Subsystems . . . . . . . . . . . . . . . . . . . . . . I/O Interface Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 95 95 96 8 Syllabus 8.1 Module-I (18 Hrs) . 8.2 Module-II (06 Hrs) 8.3 Module-III (08 Hrs) 8.4 Module-IV (08 Hrs) 8.5 Text Book . . . . . 8.6 References: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 99 99 99 99 99 100

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